先进设计/工艺带来的寄生提取挑战
一代又一代的半导体晶圆工艺提升使不断增加的IC设计密度、性能提升和功耗节省得以实现，但也为电路设计工程师带来了许多新兴的挑战。包括创新的工艺特性，诸如FinFET晶体管等代表着向低功耗设计模式的转变，这就需要EDA软件在性能和精度方面也要有相应的飞跃提升。
在整个设计周期内，电路设计工程师必须在性能和精准度之间权衡取舍。寄生电路参数提取也不例外。在使用较为复杂的FinFET组件的先进工艺节点上，设计工程师始终致力于追求更为严苛的精准度，也需要更高的性能和容量来实现十亿级晶体管设计。事实上，在现代 IC 中，所有制程节点都随着内存、模拟电路、标准单元库以及定制化数字内容的混合变得日益复杂，当工艺尺寸缩小到低于.35u或深亚微米（DSM）以下时，物联连线所产生的互连寄生（电阻、电容等）变得越来越普遍的。这种复杂性为电路参数提取工具带来了一系列不同的挑战，设计人员需要必须平衡精度、性能和复杂性等多重因素。
Mentor Graphics代工厂项目总监Shu-Wen Chang解释说：“在前段制程中，例如FinFET的推出标志着CMOS晶体管进入真正的三维器件时代。由于其源漏区以及与其周围连接的三维结构方式（包括本地互连和接触通孔），导致了复杂性和不确定性。更新更复杂的制造工艺以及更严格的设计规则，使得设计师和代工厂在建模时精确地捕获FinFET器件内部的寄生电阻、电容，以及器件之间的相互作用是至关重要的。”她补充到，“又例如在后段制程，双重乃至多重曝光工艺在先进节点工艺中发挥越来越重要的作用，互连corners的数量也将显著增多。在28纳米节点，可能存在5个互连corners，但在16纳米节点，会看到11至15个corners。多层掩膜版之间对不准产生误差，漂移等更多复杂情况，要求设计人员评估更多寄生参数提取的corners，以验证集成电路的时间选择和性能，为寄生参数提取工作带来了更大的挑战。”
